About: Technology for improving the testability of modern digital circuits

Facets (new session)
Description
Metadata
Settings
- owl:sameAs
- Inference Rule:

About: Technology for improving the testability of modern digital circuits Goto Sponge NotDistinct Permalink

An Entity of Type : http://linked.opendata.cz/ontology/domain/vavai/Projekt, within Data Space : linked.opendata.cz associated with source document(s)

Attributes	Values
rdf:type	http://linked.opendata.cz/ontology/domain/vavai/Projekt
rdfs:seeAlso	http://www.isvav.cz/projectDetail.do?rowId=1QS108040510
Description	The project aims at creating a new technology for diagnosing SoC-type digital circuits; project outputs will be a prototype and methodology. The method used for testing SoC circuits will be based on the so-called RESPIN architecture (IEEE P1500 compliant). The RESPIN architecture considers reconfiguration of each circuit core so that each core can be tested by the cores in its neighbourhood. Test vectors can be applied in a compressed form and the decompression can be done in the circuit using the neighbouring reconfigurable cores. The compressed test vectors for this architecture will be generated using the COMPAS tool designed and implemented by the applicant's team. The prototype will be implemented using the FPGA circuits from Atmel. To improve the testability of the designed circuits a tool will be created that will speed up fault simulation using circuit models implemented in dynamically reconfigurable FPGA circuits. (en) Projekt si klade za cíl vytvořit novou technologii, jejíž výsledkem bude prototyp a návod, jak provádět diagnostiku SoC obvodu. Metoda, kterou chceme použít pro testování SoC obvodů je založena na tzv. RESPIN architektuře, kompatibilní s normou IEEE P1500. RESPIN architektura umožňuje rekonfigurovat zapojení jednotlivých jader obvodu tak, že každé jádro je testováno za pomocí jader okolních. Testovací data mohou být přenášena v komprimovaném tvaru a jejich dekomprese bude prováděna s pomocí okolních rekonfigurovaných jader až uvnitř obvodu. Pro tuto architekturu budou generovány komprimované testovací posloupnosti pomocí programu COMPAS, který byl vytvořen na pracovišti navrhovatele, prototyp bude realizován na obvodech FPGA ATMEL. Pro zlepšení diagnostikynavrhovaných obvodů bude vytvořen prostředek pro urychlení simulace poruch pomocí modelů implementovaných na dynamicky rekonfigurovatelných obvodech.
Title	Technology for improving the testability of modern digital circuits (en) Technologie pro zlepšení testovatelnosti moderních číslicových obvodů
skos:notation	1QS108040510
http://linked.open...avai/cep/aktivita	The supprot of targeted research projects (National proramme of research)
http://linked.open...kovaStatniPodpora	http://linked.opendata.cz/resource/domain/vavai/projekt/1QS108040510/celkovaStatniPodpora
http://linked.open...ep/celkoveNaklady	http://linked.opendata.cz/resource/domain/vavai/projekt/1QS108040510/celkoveNaklady
http://linked.open...datumDodatniDoRIV	2009-07-02 (xsd:date)
http://linked.open...i/cep/druhSouteze	VS - Veřejná soutěž ve výzkumu a vývoji
http://linked.open...ep/duvernostUdaju	S - Úplné a pravdivé údaje nepodléhající ochraně podle zvláštních právních předpisů
http://linked.open.../cep/fazeProjektu	69355793
http://linked.open...ai/cep/hlavniObor	JC - Počítačový hardware a software
http://linked.open...hodnoceniProjektu	U - Uspěl podle zadání, tj. byly splněny cíle a jeho předpokládané výsledky uvedené ve smlouvě / rozhodnutí o poskytnutí podpory
http://linked.open...vai/cep/kategorie	NV - Aplikovaný výzkum s výjimkou průmyslového výzkumu (tzv. %22neprůmyslový výzkum%22)
http://linked.open.../cep/klicovaSlova	testability; fault simulation; field-programmable gate array; dynamic reconfiguration; embedded systems; system on a chip (SoC) (en)
http://linked.open...ep/partnetrHlavni	Fakulta mechatroniky, informatiky a mezioborových studií
http://linked.open...inujicichPrijemcu	1 (xsd:int)
http://linked.open...cep/pocetPrijemcu	2 (xsd:int)
http://linked.open...ocetSpoluPrijemcu	0 (xsd:int)
http://linked.open.../pocetVysledkuRIV	30 (xsd:int)
http://linked.open...enychVysledkuVRIV	30 (xsd:int)
http://linked.open...lneniVMinulemRoce	2008-02-21 (xsd:date)
http://linked.open.../prideleniPodpory	http://linked.opendata.cz/resource/domain/vavai/cep/prideleniPodpory/1QS108040510
http://linked.open...iciPoslednihoRoku	2008
http://linked.open...atUdajeProjZameru	2009
http://linked.open.../vavai/cep/soutez	SAV02005-NC
http://linked.open...usZobrazovaneFaze	DUU
http://linked.open...ai/cep/typPojektu	P - Projekt výzkumu a vývoje financovaný ze státního rozpočtu
http://linked.open...ep/ukonceniReseni	2008-12-31 (xsd:date)
http://linked.open.../cep/vedlejsiObor	JA - Elektronika a optoelektronika, elektrotechnika
http://linked.open...ep/zahajeniReseni	2005-01-01 (xsd:date)
http://linked.open...jektu+dodavatelem	Vvtvořena technologie diagnostiky SoC obvodu využívající RESPIN architekturu a nový komprimační prostředek COMPAS. Vyvinut prostředek pro urychlení simulace poruch obvodu pomocí modelování na FPGA a zrychlující simulaci obvodu 10 krát. (cs) A new SOC testing methodology was created. It uses the RESPIN architecture and a new test pattern compression tool COMPAS. A tool for ASIC circuit simulation on FPGA was developed. It speeds up the simulation ten times comparing with the software tools (en)
http://linked.open...tniCyklusProjektu	ZBBKU
http://linked.open.../cep/klicoveSlovo	testability embedded systems dynamic reconfiguration fault simulation field-programmable gate array
is http://linked.open...vavai/riv/projekt of	SOC Diagnostic System Using the RESPIN Architecture Analysis of Applicability of Partial Runtime Reconfiguration in Fault Emulator in Xilinx FPGAs B-COMPAS Optimalizace kompresního systému Compas Samočinné testování jader v SoC obvodech s malými HW požadavky Přechod Dyrespin architektury na platformu Xilinx Virtex-4 COMPAS and Other Test Pattern Compression Methods COMPAS - compressed test pattern sequencer DyRESPIN System Test Pattern Compression Based on Pattern Overlapping Efficient Test Pattern Compression and Decompression System FPGA-based Fault Simulator Test Pattern Overlapping - a Promising Compression Method for Narrow Test Access Mechanism SOC Circuits Nový kompresní algoritmus pro systém COMPAS Self-Testing SoC with Reduced Memory Requirements and Minimized Hardware Overhead Implementation of Dynamically Reconfigurable Test Archtecture for FPGA Circuits Koncept rekonfigurovatelné testovací architektury pro FPGA obvody Efficient Tas Pattern Compression Method Using Hard Fault Preferring Scan Based Circuits with Low Power Consumption Using Conflict-Based On-line Learning to Accelerate the Backtrace Algorithm Implemented in HW Self Testing SoC with Reduced Memory Requirements and Minimized Hardware Overhead Rekonfigurovatelné FPU s vnořeným testovacím vybavením Handbook of Testing Electronic Systems Optimalizace systému pro kompresi testovacích vektorů COMPAS Uživatelské rozhraní a řídicí programové vybavení pro diagnostiku SoC obvodů s využitím RESPIN architektury COMPAS - Compressed test pattern sequencer for scan based circuits A Novel Emulation Technique that Preserves Circuit Structure and Timing A Novel Emulation Technique that Preserves Circuit Structure and Timing RETAC Application Notes 2005 Accessory Tools for Partial Dynamic Reconfiguration on Xilinx FPGAs
is http://linked.open...vavai/cep/projekt of	http://linked.opendata.cz/resource/domain/vavai/cep/ucast/1QS108040510/2007/ico%3A67985556 http://linked.opendata.cz/resource/domain/vavai/cep/ucast/1QS108040510/2007/orjk%3A24220 http://linked.opendata.cz/resource/domain/vavai/cep/ucast/1QS108040510/2008/ico%3A67985556 http://linked.opendata.cz/resource/domain/vavai/cep/ucast/1QS108040510/2008/orjk%3A24220 http://linked.opendata.cz/resource/domain/vavai/cep/ucast/1QS108040510/2009/ico%3A67985556 http://linked.opendata.cz/resource/domain/vavai/cep/ucast/1QS108040510/2009/orjk%3A24220 http://linked.opendata.cz/resource/domain/vavai/cep/ucast/1QS108040510/2005/ico%3A67985556 http://linked.opendata.cz/resource/domain/vavai/cep/ucast/1QS108040510/2005/orjk%3A24220 http://linked.opendata.cz/resource/domain/vavai/cep/ucast/1QS108040510/2006/ico%3A67985556 http://linked.opendata.cz/resource/domain/vavai/cep/ucast/1QS108040510/2006/orjk%3A24220

Faceted Search & Find service v1.16.118 as of Jun 21 2024

Alternative Linked Data Documents: ODE Content Formats:

RDF

ODATA

Microdata

About

OpenLink Virtuoso version 07.20.3240 as of Jun 21 2024, on Linux (x86_64-pc-linux-gnu), Single-Server Edition (126 GB total memory, 38 GB memory in use)
Data on this page belongs to its respective rights holders.
Virtuoso Faceted Browser Copyright © 2009-2024 OpenLink Software