This HTML5 document contains 49 embedded RDF statements represented using HTML+Microdata notation.

The embedded RDF content will be recognized by any processor of HTML5 Microdata.

Namespace Prefixes

PrefixIRI
n6http://linked.opendata.cz/ontology/domain/vavai/riv/typAkce/
dctermshttp://purl.org/dc/terms/
n14http://purl.org/net/nknouf/ns/bibtex#
n17http://linked.opendata.cz/resource/domain/vavai/riv/tvurce/
n13http://linked.opendata.cz/resource/domain/vavai/projekt/
n7http://linked.opendata.cz/ontology/domain/vavai/
n20http://linked.opendata.cz/resource/domain/vavai/vysledek/RIV%2F67985556%3A_____%2F04%3A00316662%21RIV09-MSM-67985556/
n18https://schema.org/
n12http://linked.opendata.cz/resource/domain/vavai/zamer/
shttp://schema.org/
skoshttp://www.w3.org/2004/02/skos/core#
n5http://linked.opendata.cz/ontology/domain/vavai/riv/
n2http://linked.opendata.cz/resource/domain/vavai/vysledek/
rdfhttp://www.w3.org/1999/02/22-rdf-syntax-ns#
n10http://linked.opendata.cz/ontology/domain/vavai/riv/klicoveSlovo/
n15http://linked.opendata.cz/ontology/domain/vavai/riv/duvernostUdaju/
xsdhhttp://www.w3.org/2001/XMLSchema#
n19http://linked.opendata.cz/ontology/domain/vavai/riv/jazykVysledku/
n8http://linked.opendata.cz/ontology/domain/vavai/riv/aktivita/
n21http://linked.opendata.cz/ontology/domain/vavai/riv/druhVysledku/
n16http://linked.opendata.cz/ontology/domain/vavai/riv/obor/
n11http://reference.data.gov.uk/id/gregorian-year/

Statements

Subject Item
n2:RIV%2F67985556%3A_____%2F04%3A00316662%21RIV09-MSM-67985556
rdf:type
n7:Vysledek skos:Concept
dcterms:description
This paper presents a scheduling technique for library of arithmetic logarithmic modules for FPGA illustrated on RLS filter for active noise cancellation. The problem under assumption is to find an optimal periodic cyclic schedule satisfying the timing constraints. The approach is based on transformation to monoprocessor cyclic scheduling with precedence delays. We prove that this problem is NP-hard and we suggest solution using Integer Linear Programming where moreover iteration overlapping or Cmax can be minimized. Results of optimized application show the utility of this approach. Článek prezentuje postup rozvržení algoritmu pro knihovnu aritmetických operací na FPGA. Jako příklad je uveden RLS lattice filter aplikovaný na potlačování šumu. Cílem je najít optimální cyklický rozvrh operací který vyhovuje požadavku na výkon filtru. Řešením úlohy je převod na jednoprocesorové cyklické rozvrkhování. Bulo dokázáno, že úloha NP úplná a bylo nalezeno optimální řešení pomocí celočíselného lineárního programování. Aplikace potlačování šumu je přímou demonstrací navrženého postupu. This paper presents a scheduling technique for library of arithmetic logarithmic modules for FPGA illustrated on RLS filter for active noise cancellation. The problem under assumption is to find an optimal periodic cyclic schedule satisfying the timing constraints. The approach is based on transformation to monoprocessor cyclic scheduling with precedence delays. We prove that this problem is NP-hard and we suggest solution using Integer Linear Programming where moreover iteration overlapping or Cmax can be minimized. Results of optimized application show the utility of this approach.
dcterms:title
Rozvrhování iterativních algoritmů pro zřetězené aritmetické jednotky na FPGA Scheduling of iterative algorithms on FPGA with pipelined arithmetic unit Scheduling of iterative algorithms on FPGA with pipelined arithmetic unit
skos:prefLabel
Scheduling of iterative algorithms on FPGA with pipelined arithmetic unit Scheduling of iterative algorithms on FPGA with pipelined arithmetic unit Rozvrhování iterativních algoritmů pro zřetězené aritmetické jednotky na FPGA
skos:notation
RIV/67985556:_____/04:00316662!RIV09-MSM-67985556
n5:aktivita
n8:P n8:Z
n5:aktivity
P(LN00B096), Z(AV0Z1075907)
n5:dodaniDat
n11:2009
n5:domaciTvurceVysledku
n17:5834805 n17:8143404
n5:druhVysledku
n21:D
n5:duvernostUdaju
n15:S
n5:entitaPredkladatele
n20:predkladatel
n5:idSjednocenehoVysledku
585533
n5:idVysledku
RIV/67985556:_____/04:00316662
n5:jazykVysledku
n19:eng
n5:klicovaSlova
cyclic scheduling; monoprocessor; iterative algorithms; integer linear programming; FPGA
n5:klicoveSlovo
n10:iterative%20algorithms n10:cyclic%20scheduling n10:monoprocessor n10:FPGA n10:integer%20linear%20programming
n5:kontrolniKodProRIV
[E5D49BA7363A]
n5:mistoKonaniAkce
Toronto
n5:mistoVydani
Washington DC
n5:nazevZdroje
Real-Time and Embedded Technology and Applications Symposium
n5:obor
n16:IN
n5:pocetDomacichTvurcuVysledku
2
n5:pocetTvurcuVysledku
3
n5:projekt
n13:LN00B096
n5:rokUplatneniVysledku
n11:2004
n5:tvurceVysledku
Pohl, Zdeněk Hanzálek, Zdeněk Šůcha, P.
n5:typAkce
n6:WRD
n5:wos
000222239400045
n5:zahajeniAkce
2004-05-25+02:00
n5:zamer
n12:AV0Z1075907
s:numberOfPages
10
n14:hasPublisher
IEEE Computer Society
n18:isbn
0-7695-2148-7