This HTML5 document contains 48 embedded RDF statements represented using HTML+Microdata notation.

The embedded RDF content will be recognized by any processor of HTML5 Microdata.

Namespace Prefixes

PrefixIRI
n9http://linked.opendata.cz/ontology/domain/vavai/riv/typAkce/
dctermshttp://purl.org/dc/terms/
n20http://purl.org/net/nknouf/ns/bibtex#
n13http://localhost/temp/predkladatel/
n11http://linked.opendata.cz/resource/domain/vavai/riv/tvurce/
n10http://linked.opendata.cz/resource/domain/vavai/projekt/
n19http://linked.opendata.cz/ontology/domain/vavai/
n14http://linked.opendata.cz/resource/domain/vavai/zamer/
n7https://schema.org/
shttp://schema.org/
skoshttp://www.w3.org/2004/02/skos/core#
n3http://linked.opendata.cz/ontology/domain/vavai/riv/
n2http://linked.opendata.cz/resource/domain/vavai/vysledek/
rdfhttp://www.w3.org/1999/02/22-rdf-syntax-ns#
n8http://linked.opendata.cz/ontology/domain/vavai/riv/klicoveSlovo/
n4http://linked.opendata.cz/resource/domain/vavai/vysledek/RIV%2F00216305%3A26220%2F07%3APU67574%21RIV07-GA0-26220___/
n17http://linked.opendata.cz/ontology/domain/vavai/riv/duvernostUdaju/
xsdhhttp://www.w3.org/2001/XMLSchema#
n22http://linked.opendata.cz/ontology/domain/vavai/riv/jazykVysledku/
n16http://linked.opendata.cz/ontology/domain/vavai/riv/aktivita/
n18http://linked.opendata.cz/ontology/domain/vavai/riv/obor/
n6http://linked.opendata.cz/ontology/domain/vavai/riv/druhVysledku/
n5http://reference.data.gov.uk/id/gregorian-year/

Statements

Subject Item
n2:RIV%2F00216305%3A26220%2F07%3APU67574%21RIV07-GA0-26220___
rdf:type
skos:Concept n19:Vysledek
dcterms:description
The paper describes a simulation model of a software and hardware recovery circuit. Performance of both models is compared and drawbacks of software recovery are discussed. To model different link conditions, signal source and data path models were created (to model jitter and noise of received signal). All simulations were performed in the Mentor Graphic’s SystemVision 4.4 environment using VHDL-AMS models of signal source, data path and recovery circuits. The software recovery algorithm is written in synthesizable subset of VHDL and can be directly used as a part of an FPGA design. The paper describes a simulation model of a software and hardware recovery circuit. Performance of both models is compared and drawbacks of software recovery are discussed. To model different link conditions, signal source and data path models were created (to model jitter and noise of received signal). All simulations were performed in the Mentor Graphic’s SystemVision 4.4 environment using VHDL-AMS models of signal source, data path and recovery circuits. The software recovery algorithm is written in synthesizable subset of VHDL and can be directly used as a part of an FPGA design. Článek se zabývá simulací modelů softwarové a hardwarové obnovy hodinového signálu. Jsou porovnány vlastnosti obou metod a shrnuty jejich výhody a nevýhody. Aby bylo možné modelovat různé podmínky na přenosové trase, byl vytvořen model zdroje datového signálu a digitálního kanálu (lze modelovat jitter i šum přijímaného signálu). Všechny simulace byly provedeny v prostředí SystemVision 4.4 firmy Mentor Graphics pomocí modelů popsaných jazykem VHDL-AMS (zdroj signálu, přenosový kanál a hardwarová obnova dat). Model softwarové obnovy dat byl popsán pomocí syntetizovatelné části jazyka VHDL a může tak být přímo použit jako součást designu pro FPGA.
dcterms:title
Simulaton of Digital Clock and Data Recovery of Strongly Disturbed Signals Simulaton of Digital Clock and Data Recovery of Strongly Disturbed Signals Simulace obnovy datového a hodinového signálu ze silně zarušených signálů
skos:prefLabel
Simulaton of Digital Clock and Data Recovery of Strongly Disturbed Signals Simulace obnovy datového a hodinového signálu ze silně zarušených signálů Simulaton of Digital Clock and Data Recovery of Strongly Disturbed Signals
skos:notation
RIV/00216305:26220/07:PU67574!RIV07-GA0-26220___
n3:strany
211-214
n3:aktivita
n16:P n16:Z
n3:aktivity
P(GA102/05/0571), P(GA102/05/0732), Z(MSM0021630513)
n3:dodaniDat
n5:2007
n3:domaciTvurceVysledku
n11:2878178
n3:druhVysledku
n6:D
n3:duvernostUdaju
n17:S
n3:entitaPredkladatele
n4:predkladatel
n3:idSjednocenehoVysledku
449998
n3:idVysledku
RIV/00216305:26220/07:PU67574
n3:jazykVysledku
n22:eng
n3:klicovaSlova
Data Recovery, FPGA, VHDL-AMS, simulation, CDR.
n3:klicoveSlovo
n8:VHDL-AMS n8:simulation n8:FPGA n8:CDR. n8:Data%20Recovery
n3:kontrolniKodProRIV
[2B8CB3C28C42]
n3:mistoKonaniAkce
Brno
n3:mistoVydani
Department of Radio Electronics, Brno University
n3:nazevZdroje
Proceedings of 17th International Conference Radioelektronika 2007
n3:obor
n18:JA
n3:pocetDomacichTvurcuVysledku
1
n3:pocetTvurcuVysledku
1
n3:projekt
n10:GA102%2F05%2F0732 n10:GA102%2F05%2F0571
n3:rokUplatneniVysledku
n5:2007
n3:tvurceVysledku
Kubíček, Michal
n3:typAkce
n9:CST
n3:zahajeniAkce
2007-04-24+02:00
n3:zamer
n14:MSM0021630513
s:numberOfPages
4
n20:hasPublisher
MJ servicsBožetěchova 133, 612 00 Brno, Czech Republic
n7:isbn
978-80-214-3390-8
n13:organizacniJednotka
26220