This HTML5 document contains 42 embedded RDF statements represented using HTML+Microdata notation.

The embedded RDF content will be recognized by any processor of HTML5 Microdata.

Namespace Prefixes

PrefixIRI
n20http://linked.opendata.cz/ontology/domain/vavai/cep/typPojektu/
n22http://linked.opendata.cz/ontology/domain/vavai/cep/druhSouteze/
n13http://linked.opendata.cz/ontology/domain/vavai/cep/zivotniCyklusProjektu/
n11http://linked.opendata.cz/ontology/domain/vavai/cep/hodnoceniProjektu/
dctermshttp://purl.org/dc/terms/
n2http://linked.opendata.cz/resource/domain/vavai/projekt/
n9http://linked.opendata.cz/resource/domain/vavai/subjekt/
n6http://linked.opendata.cz/resource/domain/vavai/cep/prideleniPodpory/
n21http://linked.opendata.cz/ontology/domain/vavai/
n10http://linked.opendata.cz/ontology/domain/vavai/cep/kategorie/
n14http://linked.opendata.cz/ontology/domain/vavai/cep/duvernostUdaju/
skoshttp://www.w3.org/2004/02/skos/core#
rdfshttp://www.w3.org/2000/01/rdf-schema#
n12http://linked.opendata.cz/ontology/domain/vavai/cep/obor/
n8http://linked.opendata.cz/ontology/domain/vavai/cep/fazeProjektu/
n15http://linked.opendata.cz/resource/domain/vavai/soutez/
n17http://linked.opendata.cz/ontology/domain/vavai/cep/statusZobrazovaneFaze/
rdfhttp://www.w3.org/1999/02/22-rdf-syntax-ns#
n4http://linked.opendata.cz/resource/domain/vavai/projekt/1QS108040510/
xsdhhttp://www.w3.org/2001/XMLSchema#
n3http://linked.opendata.cz/ontology/domain/vavai/cep/
n18http://linked.opendata.cz/resource/domain/vavai/aktivita/
n16http://reference.data.gov.uk/id/gregorian-year/

Statements

Subject Item
n2:1QS108040510
rdf:type
n21:Projekt
rdfs:seeAlso
http://www.isvav.cz/projectDetail.do?rowId=1QS108040510
dcterms:description
The project aims at creating a new technology for diagnosing SoC-type digital circuits; project outputs will be a prototype and methodology. The method used for testing SoC circuits will be based on the so-called RESPIN architecture (IEEE P1500 compliant). The RESPIN architecture considers reconfiguration of each circuit core so that each core can be tested by the cores in its neighbourhood. Test vectors can be applied in a compressed form and the decompression can be done in the circuit using the neighbouring reconfigurable cores. The compressed test vectors for this architecture will be generated using the COMPAS tool designed and implemented by the applicant's team. The prototype will be implemented using the FPGA circuits from Atmel. To improve the testability of the designed circuits a tool will be created that will speed up fault simulation using circuit models implemented in dynamically reconfigurable FPGA circuits. Projekt si klade za cíl vytvořit novou technologii, jejíž výsledkem bude prototyp a návod, jak provádět diagnostiku SoC obvodu. Metoda, kterou chceme použít pro testování SoC obvodů je založena na tzv. RESPIN architektuře, kompatibilní s normou IEEE P1500. RESPIN architektura umožňuje rekonfigurovat zapojení jednotlivých jader obvodu tak, že každé jádro je testováno za pomocí jader okolních. Testovací data mohou být přenášena v komprimovaném tvaru a jejich dekomprese bude prováděna s pomocí okolních rekonfigurovaných jader až uvnitř obvodu. Pro tuto architekturu budou generovány komprimované testovací posloupnosti pomocí programu COMPAS, který byl vytvořen na pracovišti navrhovatele, prototyp bude realizován na obvodech FPGA ATMEL. Pro zlepšení diagnostikynavrhovaných obvodů bude vytvořen prostředek pro urychlení simulace poruch pomocí modelů implementovaných na dynamicky rekonfigurovatelných obvodech.
dcterms:title
Technologie pro zlepšení testovatelnosti moderních číslicových obvodů Technology for improving the testability of modern digital circuits
skos:notation
1QS108040510
n3:aktivita
n18:1Q
n3:celkovaStatniPodpora
n4:celkovaStatniPodpora
n3:celkoveNaklady
n4:celkoveNaklady
n3:datumDodatniDoRIV
2009-07-02+02:00
n3:druhSouteze
n22:VS
n3:duvernostUdaju
n14:S
n3:fazeProjektu
n8:69355793
n3:hlavniObor
n12:JC
n3:hodnoceniProjektu
n11:U
n3:kategorie
n10:NV
n3:klicovaSlova
testability; fault simulation; field-programmable gate array; dynamic reconfiguration; embedded systems; system on a chip (SoC)
n3:partnetrHlavni
n9:orjk%3A24220
n3:pocetKoordinujicichPrijemcu
1
n3:pocetPrijemcu
2
n3:pocetSpoluPrijemcu
0
n3:pocetVysledkuRIV
30
n3:pocetZverejnenychVysledkuVRIV
30
n3:posledniUvolneniVMinulemRoce
2008-02-21+01:00
n3:prideleniPodpory
n6:1QS108040510
n3:sberDatUcastniciPoslednihoRoku
n16:2008
n3:sberDatUdajeProjZameru
n16:2009
n3:soutez
n15:SAV02005-NC
n3:statusZobrazovaneFaze
n17:DUU
n3:typPojektu
n20:P
n3:ukonceniReseni
2008-12-31+01:00
n3:vedlejsiObor
n12:JA
n3:zahajeniReseni
2005-01-01+01:00
n3:zhodnoceni+vysledku+projektu+dodavatelem
Vvtvořena technologie diagnostiky SoC obvodu využívající RESPIN architekturu a nový komprimační prostředek COMPAS. Vyvinut prostředek pro urychlení simulace poruch obvodu pomocí modelování na FPGA a zrychlující simulaci obvodu 10 krát. A new SOC testing methodology was created. It uses the RESPIN architecture and a new test pattern compression tool COMPAS. A tool for ASIC circuit simulation on FPGA was developed. It speeds up the simulation ten times comparing with the software tools
n3:zivotniCyklusProjektu
n13:ZBBKU
n3:klicoveSlovo
fault simulation dynamic reconfiguration field-programmable gate array embedded systems testability