| Attributes | Values |
|---|
| rdf:type
| |
| rdfs:seeAlso
| |
| Description
| - This work is about railway station generator. The programme generates VHDL file by user definitions of connections between five basic blocks needed to design any safety device of the railway station. Generated file can be imported to project of hardware design with prepared blocks. These blocks are used from previous diploma thesis and remade for better automatic generation. We tried to create a simple editor to make a new railway station, which could be easy to use for simulation on FPGA or practical used. This software was made in programming language Java because of multiplatform usability. The programme is suitable to create any configuration of railway station safety device on FPGA. (en)
- Tato práce se zabývá tvorbou generátoru staničního zabezpečovacího zařízení železničního nádraží. Jde o program, který vytváří VHDL soubor, ve kterém jsou propojeny bloky staničního zabezpečovacího zařízení podle uživatelského návrhu. Vygenerovaný soubor stačí vložit do projektu s připravenými bloky. Ty byly použity z dřívější diplomové práce a přepracovány do podoby, která je vhodnější pro automatické generování. Snahou bylo vytvoření jednoduchého editoru, pomocí kterého se snadno vytvoří nové nádraží, které lze následně nahrát do přípravku FPGA, kde je možné provádět další simulace, nebo jej použít pro praxi. Program byl napsán v programovacím jazyku Java z důvodu přenositelnosti na jiné operační systémy. Software je vhodný pro tvorbu staničního zabezpečovacího zařízení založeného na pěti základních blocích napsaných pro FPGA.
- Tato práce se zabývá tvorbou generátoru staničního zabezpečovacího zařízení železničního nádraží. Jde o program, který vytváří VHDL soubor, ve kterém jsou propojeny bloky staničního zabezpečovacího zařízení podle uživatelského návrhu. Vygenerovaný soubor stačí vložit do projektu s připravenými bloky. Ty byly použity z dřívější diplomové práce a přepracovány do podoby, která je vhodnější pro automatické generování. Snahou bylo vytvoření jednoduchého editoru, pomocí kterého se snadno vytvoří nové nádraží, které lze následně nahrát do přípravku FPGA, kde je možné provádět další simulace, nebo jej použít pro praxi. Program byl napsán v programovacím jazyku Java z důvodu přenositelnosti na jiné operační systémy. Software je vhodný pro tvorbu staničního zabezpečovacího zařízení založeného na pěti základních blocích napsaných pro FPGA. (cs)
|
| Title
| - Application for generation of railway station safety device (en)
- Nástroj pro generování zabezpečovacího zařízení pro železnici
- Nástroj pro generování zabezpečovacího zařízení pro železnici (cs)
|
| skos:prefLabel
| - Application for generation of railway station safety device (en)
- Nástroj pro generování zabezpečovacího zařízení pro železnici
- Nástroj pro generování zabezpečovacího zařízení pro železnici (cs)
|
| skos:notation
| - RIV/68407700:21240/10:00196127!RIV13-MSM-21240___
|
| http://linked.open...avai/riv/aktivita
| |
| http://linked.open...avai/riv/aktivity
| |
| http://linked.open...vai/riv/dodaniDat
| |
| http://linked.open...aciTvurceVysledku
| |
| http://linked.open.../riv/druhVysledku
| |
| http://linked.open...iv/duvernostUdaju
| |
| http://linked.open...onomickeParametry
| - ušetření nákladů na čase vývojáře, zrychlení návrhu nového zabezpečovacího zařízení pro železnici
|
| http://linked.open...titaPredkladatele
| |
| http://linked.open...dnocenehoVysledku
| |
| http://linked.open...ai/riv/idVysledku
| - RIV/68407700:21240/10:00196127
|
| http://linked.open...terniIdentifikace
| |
| http://linked.open...riv/jazykVysledku
| |
| http://linked.open.../riv/klicovaSlova
| - železnice; generátor; VHDL; JAVA (en)
|
| http://linked.open.../riv/klicoveSlovo
| |
| http://linked.open...ontrolniKodProRIV
| |
| http://linked.open...in/vavai/riv/obor
| |
| http://linked.open...ichTvurcuVysledku
| |
| http://linked.open...cetTvurcuVysledku
| |
| http://linked.open...UplatneniVysledku
| |
| http://linked.open...echnickeParametry
| - aplikace pro prostředí JAVA a čip FPGA v jazyce VHDL
|
| http://linked.open...iv/tvurceVysledku
| - Borecký, Jaroslav
- Vít, Pavel
|
| http://linked.open...avai/riv/vlastnik
| |
| http://linked.open...itiJinymSubjektem
| |
| http://localhost/t...ganizacniJednotka
| |
![[RDF Data]](/fct/images/sw-rdf-blue.png)
![[cxml]](/fct/images/cxml_doc.png)
![[csv]](/fct/images/csv_doc.png)
![[text]](/fct/images/ntriples_doc.png)
![[turtle]](/fct/images/n3turtle_doc.png)
![[ld+json]](/fct/images/jsonld_doc.png)
![[rdf+json]](/fct/images/json_doc.png)
![[rdf+xml]](/fct/images/xml_doc.png)
![[atom+xml]](/fct/images/atom_doc.png)
![[html]](/fct/images/html_doc.png)