About: Methodology and tools for digital circuits testability analysis

Facets (new session)
Description
Metadata
Settings
- owl:sameAs
- Inference Rule:

About: Methodology and tools for digital circuits testability analysis Goto Sponge NotDistinct Permalink

An Entity of Type : http://linked.opendata.cz/ontology/domain/vavai/Projekt, within Data Space : linked.opendata.cz associated with source document(s)

Attributes	Values
rdf:type	http://linked.opendata.cz/ontology/domain/vavai/Projekt
rdfs:seeAlso	http://www.isvav.cz/projectDetail.do?rowId=GA102/98/1463
Description	Methodologies and tools for digital circuits testability analysis are an integral part of the design process. One of their goals is to find an alternative to the test application of the circuit as a whole. One of the possibilities lies in utilizing a full scan method which is based in connecting all the flip-flops (FFs) into a shift register during the test application, through which test patterns and responses are shifted. However, the full scan methods have two main drawbacks: the test application time is long (all the transfers of test patterns and responses is done serially) and the chip costs are high (the construction of FFs is more complicated than the construction of ordinary FFs). The goal of this research project is to find alternatives tthe full scan methods. One of the solutions to this problem is searching for parallel paths in the circuit under analysis and defining criteria on the basis of which the number of FFs in the shift register can be reduced (partial scan). The conception is (en) Metodiky a prostředky pro analýzu testovatelnosti digitálních obvodů se staly nedílnou součástí procesu návrhu. Jejím cílem je nalezení vhodné alternativy aplikace testu obvodu jako celku. Jedna z možností spočívá v použití metody full scan, při níž jsoupři aplikaci testu všechny klopné obvody propojeny do posuvného registru, přes nějž se vkládají na vstupy testovaných vnitřních prvků testovací vzorky, resp. přes nějž se snímají odezvy na tyto vzorky. metoda full scan má 2 zásadní nevýhody: doba potřebnpro aplikaci testu je dlouhá (veškeré přesuny diagnostických dat se realizují sériově) a náklady na realizaci obvodu jsou vysoké (konstrukce klopného obvodu je složitější než u běžného typu klopného obvodu). Cílem tohoto výzkumného projektu je hledání alternativ k metodě full scan. jednou z nich je hledání paralelních přenosových cest v analyzovaném obvodě a stanovení kriterií, jejichž uplatněním bude možné redukovat počet prvků zapojených do posuvného registru (partial scan). Koncepce metodiky je nov
Title	Methodology and tools for digital circuits testability analysis (en) Metodika a prostředky pro analýzu testovatelnosti digitálních obvodů
skos:notation	GA102/98/1463
http://linked.open...avai/cep/aktivita	Standard projects
http://linked.open...kovaStatniPodpora	http://linked.opendata.cz/resource/domain/vavai/projekt/GA102%2F98%2F1463/celkovaStatniPodpora
http://linked.open...ep/celkoveNaklady	http://linked.opendata.cz/resource/domain/vavai/projekt/GA102%2F98%2F1463/celkoveNaklady
http://linked.open...ep/duvernostUdaju	S - Úplné a pravdivé údaje nepodléhající ochraně podle zvláštních právních předpisů
http://linked.open.../cep/fazeProjektu	599543
http://linked.open...ai/cep/hlavniObor	JC - Počítačový hardware a software
http://linked.open...hodnoceniProjektu	U - Uspěl podle zadání, tj. byly splněny cíle a jeho předpokládané výsledky uvedené ve smlouvě / rozhodnutí o poskytnutí podpory
http://linked.open...ep/partnetrHlavni	Fakulta elektrotechniky a komunikačních technologií
http://linked.open...inujicichPrijemcu	0 (xsd:int)
http://linked.open...cep/pocetPrijemcu	1 (xsd:int)
http://linked.open...ocetSpoluPrijemcu	0 (xsd:int)
http://linked.open.../pocetVysledkuRIV	13 (xsd:int)
http://linked.open...enychVysledkuVRIV	13 (xsd:int)
http://linked.open...iciPoslednihoRoku	2001
http://linked.open...atUdajeProjZameru	2001
http://linked.open...usZobrazovaneFaze	DUU
http://linked.open...ai/cep/typPojektu	P - Projekt výzkumu a vývoje financovaný ze státního rozpočtu
http://linked.open...jektu+dodavatelem	Odborným přínosem projektu bylo vytvoření nové metodiky analýzy struktury obvodů a systému IDAT k modifikaci datové cesty; zároveň byla dopracována metodika s testovatelností na úrovni behaviorálního popisu. Přínosem projektu jsou rovněž výstupy ve formě (cs)
http://linked.open...tniCyklusProjektu	ZBKU
is http://linked.open...vavai/riv/projekt of	The Economic Analysis of Design for Testability The Unified Approach to Processor Testing Formal Approach to the RTL Testability Analysis Relation Between Fault Tolerance and Reconfiguration in Cellular Systems Boundary Scan of PCBs with Xilinx FPGAs VHDL RT Level Parser/Analyser of a Source Code Nonstandard Automatic Test Pattern Generation Based on Neural Network Theory Testing PCBs Based on Boundary Scan and EDIF Data Analysis Boundary Scan of PCBs with Xilinx FPGAs Partial Scan Methodology in VHDL Environment Partial Scan Methodologies - a Survey Evaluation of Process Controller Fault Tolerance using Simulation Dependability Model of a Distributed Authentication System
is http://linked.open...vavai/cep/projekt of	http://linked.opendata.cz/resource/domain/vavai/cep/ucast/GA102%2F98%2F1463/1998/orjk%3A21230 http://linked.opendata.cz/resource/domain/vavai/cep/ucast/GA102%2F98%2F1463/1998/orjk%3A26220 http://linked.opendata.cz/resource/domain/vavai/cep/ucast/GA102%2F98%2F1463/1999/orjk%3A21230 http://linked.opendata.cz/resource/domain/vavai/cep/ucast/GA102%2F98%2F1463/1999/orjk%3A26220 http://linked.opendata.cz/resource/domain/vavai/cep/ucast/GA102%2F98%2F1463/2000/orjk%3A21230 http://linked.opendata.cz/resource/domain/vavai/cep/ucast/GA102%2F98%2F1463/2000/orjk%3A26220 http://linked.opendata.cz/resource/domain/vavai/cep/ucast/GA102%2F98%2F1463/2001/orjk%3A26220

Faceted Search & Find service v1.16.118 as of Jun 21 2024

Alternative Linked Data Documents: ODE Content Formats:

RDF

ODATA

Microdata

About

OpenLink Virtuoso version 07.20.3240 as of Jun 21 2024, on Linux (x86_64-pc-linux-gnu), Single-Server Edition (126 GB total memory, 58 GB memory in use)
Data on this page belongs to its respective rights holders.
Virtuoso Faceted Browser Copyright © 2009-2024 OpenLink Software