About: Digital Circuits Models in VHDL and Verilog

Facets (new session)
Description
Metadata
Settings
- owl:sameAs
- Inference Rule:

About: Digital Circuits Models in VHDL and Verilog Goto Sponge NotDistinct Permalink

An Entity of Type : http://linked.opendata.cz/ontology/domain/vavai/Vysledek, within Data Space : linked.opendata.cz associated with source document(s)

Attributes	Values
rdf:type	skos:Concept http://linked.opendata.cz/ontology/domain/vavai/Vysledek
Description	Study of generic models of sequential circuits, and their experimental verification by simulation in the systems of Mentor Graphics, and Actel. Synthesis depends on the conditions defined for the system with the minimal number of equivalent gates, with the minimal period of response. The various conditions generate various results, which are published in the study. (en) Studie generických modelů sekvenčních obvodů a jejich experimentálního ověřování simulací v systémech fy. Mentor Graphics a Actel. Syntéza závislá na podmínkách daných pro systém s nejmenším počtem ekvivalentních hradel a systém s nejkratší odezvou poskytuje rozdílné výsledky, které jsou ve studii porovnávány.
Title	Digital Circuits Models in VHDL and Verilog (en) Modely obvodů v jazycích VHDL a Verilog Modely obvodů v jazycích VHDL a Verilog (cs)
skos:prefLabel	Digital Circuits Models in VHDL and Verilog (en) Modely obvodů v jazycích VHDL a Verilog Modely obvodů v jazycích VHDL a Verilog (cs)
skos:notation	RIV/61989100:27240/01:00001085!RIV/2002/GA0/272402/N
http://linked.open.../vavai/riv/strany	12-13
http://linked.open...avai/riv/aktivita	P
http://linked.open...avai/riv/aktivity	P(GA102/01/1531)
http://linked.open...iv/cisloPeriodika	12
http://linked.open...vai/riv/dodaniDat	2002
http://linked.open...aciTvurceVysledku	Vlček, Karel
http://linked.open.../riv/druhVysledku	J - Článek v odborném periodiku
http://linked.open...iv/duvernostUdaju	S - Úplné a pravdivé údaje nepodléhající ochraně podle zvláštních právních předpisů
http://linked.open...titaPredkladatele	Vysoká škola báňská - Technická univerzita Ostrava / Fakulta elektrotechniky a informatiky
http://linked.open...dnocenehoVysledku	687396
http://linked.open...ai/riv/idVysledku	RIV/61989100:27240/01:00001085
http://linked.open...riv/jazykVysledku	cze - čeština
http://linked.open.../riv/klicovaSlova	Digital circuit design, VHDL, Verilog, LFSR, Behavioural description (en)
http://linked.open.../riv/klicoveSlovo	VHDL Verilog LFSR Behavioural description Digital circuit design
http://linked.open...odStatuVydavatele	CZ - Česká republika
http://linked.open...ontrolniKodProRIV	[4BCD510CD8C0]
http://linked.open...i/riv/nazevZdroje	Sdělovací technika
http://linked.open...in/vavai/riv/obor	JC
http://linked.open...ichTvurcuVysledku	1 (xsd:int)
http://linked.open...cetTvurcuVysledku	4 (xsd:int)
http://linked.open...ocetUcastnikuAkce	0 (xsd:int)
http://linked.open...nichUcastnikuAkce	0 (xsd:int)
http://linked.open...vavai/riv/projekt	Formal approaches in digital circuit diagnostics - testable design verification
http://linked.open...UplatneniVysledku	2001
http://linked.open...v/svazekPeriodika	Neuveden
http://linked.open...iv/tvurceVysledku	Vlček, Karel Musil, V. Kovalský, J. Mitrych, J.
issn	0039-9942
number of pages	2 (xsd:int)
http://localhost/t...ganizacniJednotka	27240

Faceted Search & Find service v1.16.118 as of Jun 21 2024

Alternative Linked Data Documents: ODE Content Formats:

RDF

ODATA

Microdata

About

OpenLink Virtuoso version 07.20.3240 as of Jun 21 2024, on Linux (x86_64-pc-linux-gnu), Single-Server Edition (126 GB total memory, 47 GB memory in use)
Data on this page belongs to its respective rights holders.
Virtuoso Faceted Browser Copyright © 2009-2024 OpenLink Software