| Attributes | Values |
|---|
| rdf:type
| |
| rdfs:seeAlso
| |
| Description
| - Research and development the VHDL library consisting of basic modules and higher modules (UART, CAN, HDLC, TCN, Ethernet, LED matrix driver, video/audio compression, DMA) for safety applications. (en)
- Výzkum a vývoj VHDLknihovny základních modulů a vyšších modulů (UART, CAN, HDLC, TCN, Ethernet, LED driver, video/audio komprese, DMA) pro bezpečné aplikace.
|
| Title
| - MODULO-VHDLmodules VHDL for safety applications. (en)
- MODULO-VHDLmoduly VHDL pro bezpečné aplikace.
|
| skos:notation
| |
| http://linked.open...avai/cep/aktivita
| |
| http://linked.open...kovaStatniPodpora
| |
| http://linked.open...ep/celkoveNaklady
| |
| http://linked.open...datumDodatniDoRIV
| |
| http://linked.open...i/cep/druhSouteze
| |
| http://linked.open...ep/duvernostUdaju
| |
| http://linked.open.../cep/fazeProjektu
| |
| http://linked.open...ai/cep/hlavniObor
| |
| http://linked.open...hodnoceniProjektu
| |
| http://linked.open...vai/cep/kategorie
| |
| http://linked.open.../cep/klicovaSlova
| - VHDL; Very Hardware Description Language; VERILOG; FPGA; Field Programmable Gate Array; UART; CAN; HDLC (en)
|
| http://linked.open...ep/partnetrHlavni
| |
| http://linked.open...inujicichPrijemcu
| |
| http://linked.open...cep/pocetPrijemcu
| |
| http://linked.open...ocetSpoluPrijemcu
| |
| http://linked.open.../pocetVysledkuRIV
| |
| http://linked.open...enychVysledkuVRIV
| |
| http://linked.open...okUkonceniPodpory
| |
| http://linked.open...okZahajeniPodpory
| |
| http://linked.open...iciPoslednihoRoku
| |
| http://linked.open...atUdajeProjZameru
| |
| http://linked.open.../vavai/cep/soutez
| |
| http://linked.open...usZobrazovaneFaze
| |
| http://linked.open...ai/cep/typPojektu
| |
| http://linked.open.../cep/vedlejsiObor
| |
| http://linked.open...jektu+dodavatelem
| - Acceptable (en)
- Byl vytvořen soubor funkčních modulů v jazyce VHDL pro aplikaci v obvodech hradlových polí FPGA se zaměřením na využití v konstrukci řídicích a komunikačních systémů. Vznikla knihovna základních modulů, 9 modulů vyšší úrovně a prostředí pro ověření. (cs)
|
| http://linked.open...tniCyklusProjektu
| |
| http://linked.open.../cep/klicoveSlovo
| - VHDL
- CAN
- FPGA
- Field Programmable Gate Array
- UART
- VERILOG
- Very Hardware Description Language
|
| is http://linked.open...vavai/riv/projekt
of | |
| is http://linked.open...vavai/cep/projekt
of | |
![[RDF Data]](/fct/images/sw-rdf-blue.png)
![[cxml]](/fct/images/cxml_doc.png)
![[csv]](/fct/images/csv_doc.png)
![[text]](/fct/images/ntriples_doc.png)
![[turtle]](/fct/images/n3turtle_doc.png)
![[ld+json]](/fct/images/jsonld_doc.png)
![[rdf+json]](/fct/images/json_doc.png)
![[rdf+xml]](/fct/images/xml_doc.png)
![[atom+xml]](/fct/images/atom_doc.png)
![[html]](/fct/images/html_doc.png)