| Attributes | Values |
|---|
| rdf:type
| |
| Description
| - The topic of the proposed project is a methodology for scheduling of a test of digital circuits structure at Register Transfer (RT) level. The structure consist of mutually interconnected units. It is supposed that the circuit structure was previouslyanalysed from the testability point of view and the method of the test application for each unit was proposed. For this purpose, the testability analysis methodology developed under main project and introduced by proposer in his doctoral thesis can beused. In the same thesis, a formal model of the circuit under analysis and its properties important from the diagnostic point of view were presented. A starting point is the model of the circuit and results of previously performed testability analysiswhich sayhow (along which paths and using which units) the test application process will run for each tested unit. The aim of this project is to develop a formal methodology which identifies optimal sequence of the test of units, synchronization of (en)
- Tématem navrženého projektu je metodika pro plánování testu struktury číslicových obvodů na úrovni meziregistrových přenosů (RT) sestávající z mnoha vzájemně propojených jednotek. Předpokládá se, že struktura obvodu byla již dříve analyzována a bylnavržen způsob aplikace testu na jednotlivé jednotky. K tomuto účelu lze využít metodiku pro analýzu testovatelnosti, která byla vyvinuta v rámci nosného projektu a popsána navrhovatelem v jeho disertační práci. Tam byl též prezentován formální modelanalyzovaného obvodu a jeho vlastností důležitých z pohledu diagnostiky. Je tedy k dispozici model obvodu a výsledky předchozí analýzy, které říkají jakým způsobem (po jakých cestách, s využitím kterých jednotek) bude probíhat aplikace testu každékonkrétní jednotky. V rámci tohoto projektu by se řešily otázky testu obvodu jako celku, tj. nejvýhodnější pořadí testu jednotek, možnosti proudového testovaní, synchronizace toku diagnostických dat a možnosti paralelizace testu jednotek obvodu. Řešení (cs)
|
| Title
| - Formální přístup k plánování testu číslicových obvodů (cs)
- Formal approach to digital circuits test scheduling (en)
|
| http://linked.open...avai/druh-souteze
| |
| http://linked.open...domain/vavai/faze
| |
| http://linked.open...vavai/hlavni-obor
| |
| http://linked.open...vavai/id-aktivity
| |
| http://linked.open.../vavai/id-souteze
| |
| http://linked.open...n/vavai/kategorie
| |
| http://linked.open...vai/klicova-slova
| |
| http://linked.open...nujicich-prijemcu
| |
| http://linked.open...avai/poskytovatel
| |
| http://linked.open...ai/statni-podpora
| |
| http://linked.open...vavai/typProjektu
| |
| http://linked.open...ai/uznane-naklady
| |
| http://linked.open...ai/pocet-prijemcu
| |
| http://linked.open...cet-spoluprijemcu
| |
| http://linked.open...ai/pocet-vysledku
| |
| http://linked.open...ku-zverejnovanych
| |
| is http://linked.open...ain/vavai/projekt
of | |
![[RDF Data]](/fct/images/sw-rdf-blue.png)
![[cxml]](/fct/images/cxml_doc.png)
![[csv]](/fct/images/csv_doc.png)
![[text]](/fct/images/ntriples_doc.png)
![[turtle]](/fct/images/n3turtle_doc.png)
![[ld+json]](/fct/images/jsonld_doc.png)
![[rdf+json]](/fct/images/json_doc.png)
![[rdf+xml]](/fct/images/xml_doc.png)
![[atom+xml]](/fct/images/atom_doc.png)
![[html]](/fct/images/html_doc.png)