Zpětná logická simulace, zpětné odvození vstupních vektorů kombinačního obvodu založené na znalosti výstupních vektorů pomocí HW. Simulační proces je popsán v jazyku VHDL.
Zpětná logická simulace, zpětné odvození vstupních vektorů kombinačního obvodu založené na znalosti výstupních vektorů pomocí HW. Simulační proces je popsán v jazyku VHDL. (cs)
Backward logic simulation, the input vectors derivation of a combinational logic circuit based on output vectors knowledge by HW. A simulation process is described in VHDL. (en)